Laporan Akhir 1 Modul 3

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

1. Jurnal [Kembali]

2. Alat dan Bahan [Kembali]

1. Panel DL 2203C 
2. Panel DL 2203D 
3. Panel DL 2203S 
4. Jumper

Gambar 1. Module D'Lorenzo

Gambar 2. Jumper

    Bahan 

    1. IC 74LS112

Gambar 3. IC 74LS112

 

2. Logic Probe

Gambar 5. Logic Probe

3. Switch (SW-SPDT)

Gambar 6. Switch (SW-SPDT)

 4. Power Supply DC

Gambar 7. Power DC

5. LED 

3. Rangkaian Simulasi [Kembali]

4. Prinsip Kerja Rangkaian [Kembali]

        Pada percobaan di atas terdapat Counter yang terdiri dari 4 buah JK flip flop yang dihubungkan secara seri, dan 2 buah SW-SPDT yang masing-masing terhubung ke kaki Set dan Reset dari JK flip flop.

        Pada rangkaian di atas, Clock hanya terhubung ke JK flip-flop  paling ujung, sedangkan JK flip flop lainnya mendapatkan sinyal Clock dari kaki Output Q JK flip flop sebelumnya. hal ini menandakan bahwa rangkaian counter di atas merupakan counter asyncronous atau disebut juga Ripple Through Counter.

        Counter tersebut akan memberikan bilangan biner ketika output JK flip flop di urutkan, dengan JK flip flop di ujung kiri adalah MSB dan JK flip flop di ujung kanan adalah LSB. Perubahan biner pada JK flip flop yaitu ketika sinyal Clock dalam kondisi rise time. ketika counter ini dijalankan, output masing- masing JK flip flop akan bergulir langkah demi langkah sehingga didapatkan bilangan biner yang dihitung dari 0-15 yaitu, 0001, 0010, 0011, 0100, 0101, 0110, 0111, 1000, 1100, 1010, 1011, 1100, 1101, 1110, 1111.

5. Video Rangkaian [Kembali]

6. Analisa [Kembali]

1. Analisa apa yang terjadi pada rangkaian percobaan 1 ketika input SR nya dihubungkan ke ground ketika SR aktif low?

Jawab: 

Pada percobaan 1 yang menggunakan IC 74LS112. Jika kaki SR dihubungkan ke ground ketika SR aktif low, maka output Q = 1 dan Q' = 1 atau disebut juga kondisi terlarang. Hal ini sesuai dengan prinsip dari SR flip flop. sedangkan input ke kaki J dan K tidak akan mempengaruhi output atau disebut juga don't care. Hal ini disebabkan karena IC dalam kondisi SR.

2. Apa yang terjadi jika output Q' di masing-masing flip flop dihubungkan ke input clock flip flop selanjutnya?

Jawab:

Jika Output Q' masing-masing flip flop dihubungkan ke input clock flip flop selanjutnya, maka output Q masing-masing flip flop akan membentuk bilangan biner counter down. Hal ini terjadi karena perubahan biner dari 0 ke 1 atau sebaliknya akibat kondisi togle, dipengaruhi oleh sinyal clock dengan inputan berasal dari output flip flop sebelumnya yang diinverskan, sehingga rangkaian akan menghitung mundur.

7. Link Download [Kembali]

Download HTML [Klik Disini]

Download Video Simulasi [Klik Disini]

Download Datasheet 74LS112 [Klik Disini]

Download Datasheet 7474 [Klik Disini]

Download Datasheet SPDT [Klik Disini]

Download Datasheet LED [Klik Disini]