1. Kondisi [Kembali]
Percobaan 1 Kondisi 10
Buatlah rangkaian seperti gambar percobaan 1 dengan menggunkan D flip flop dan output seven segment
2. Gambar Rangkaian Simulasi [Kembali]
4. Prinsip Kerja [Kembali]
Pada percobaan di atas terdapat Counter yang terdiri dari 4 buah D flip flop yang dihubungkan secara seri, 1 buah decoder yang outputnya dihubungkan ke seven segment, dan 2 buah SW-SPDT yang masing-masing terhubung ke kaki Set dan Reset dari D flip flop.
Pada rangkaian di atas, Clock hanya terhubung ke D flip-flop paling ujung, sedangkan D flip flop lainnya mendapatkan sinyal Clock dari kaki D dan Output Q' yang dihubungkan menjadi satu dari D flip flop sebelumnya. hal ini menandakan bahwa rangkaian counter di atas merupakan counter asyncronous atau disebut juga Ripple Through Counter.
Counter tersebut akan memberikan bilangan biner ketika output D flip flop di urutkan, dengan D flip flop di ujung kiri adalah LSB dan D flip flop di ujung kanan adalah MSB. Perubahan biner pada D flip flop yaitu ketika sinyal Clock dalam kondisi rise time. ketika counter ini dijalankan, output masing- masing D flip flop akan bergulir langkah demi langkah sehingga didapatkan bilangan biner yang dihitung dari 0-15 yaitu, 0001, 0010, 0011, 0100, 0101, 0110, 0111, 1000, 1100, 1010, 1011, 1100, 1101, 1110, 1111.
5. Link Download [Kembali]
Download HTML [Klik Disini]
Download Rangkaian Simulasi [Klik Disini]
Download Video Simulasi [Klik Disini]
Download Datasheet Decoder 7448 [Klik Disini]
Download Datasheet 7474 [Klik Disini]
Download Datasheet SPDT [Klik Disini]
Download Datasheet Seven Segment [Klik Disini]
Tidak ada komentar: